An array of memory cells of an integrated circuit are organized so metal
bitlines are segmented. The memory cells may be nonvolatile memory cells
such as floating gate, Flash, EEPROM, and EPROM cells. The bitlines for
the memory cells are strapped to metal, and the metal bitline is
segmented. The individual segments may be selectively connected to
voltages as desired to allow configuring (e.g., programming) or reading of
the memory cells. The programming voltage may be a high voltage, above the
VCC of the integrated circuit. By dividing the metal bitlines into
segments, this reduces noise between bitlines and improve the performance
and reliability, and reduce power consumption because the parasitic
capacitances are reduced compared to a long metal bitline (i.e., where all
the segments are connected together and operated as one).
Een serie van geheugencellen van wordt een geïntegreerde schakeling georganiseerd zodat zijn metaalbitlines gesegmenteerd. De geheugencellen kunnen niet-vluchtig geheugencellen zoals drijvende poort, van de Flits, van EEPROM, en EPROM cellen zijn. Bitlines voor de geheugencellen worden vastgebonden aan metaal, en metaalbitline is gesegmenteerd. De individuele segmenten kunnen selectief met voltages worden verbonden zoals die worden gewenst om toe te staan vormend (b.v., programmeren) of lezend die van de geheugencellen. Het programmeringsvoltage kan een hoog voltage, boven VCC van de geïntegreerde schakeling zijn. Door metaalbitlines in segmenten te verdelen, vermindert dit lawaai tussen bitlines en verbetert de prestaties en de betrouwbaarheid, en vermindert machtsconsumptie omdat de parasitische capacitieve weerstand vergeleken bij een lange metaalbitline wordt verminderd (d.w.z., waar alle segmenten samen worden verbonden en als in werking gesteld).
