A semiconductor memory device having an error check and correction (ECC)
type error recovery circuit in which disposition of ECC cells is improved.
The memory device comprises: a memory cell array including a plurality of
normal cell array portions and an ECC cell array portion; an X decoder for
selecting one of word lines in the memory cell array, the word lines
extending from the X decoder to the memory cell array; an ECC operation
circuit for performing error check and correction based on cell data read
out from a selected word line, the cell data including data from normal
cells and ECC cells of the selected word line. The ECC memory cell array
portion is disposed at a location other than the far end of the word lines
from the X decoder, that is, the ECC cell array portion is disposed at a
location in which read out speed of data from ECC cell or cells does not
become the worst speed in the memory device. Therefore, the worst data
read out speed can be measured from outside.
Eine Halbleiterspeichervorrichtung, die eine Störung Überprüfung haben und Korrektur (ECC) schreiben Fehlerbehandlung Stromkreis, in dem Einteilung der ECC Zellen verbessert wird. Das größtintegrierte Speicherbauelement enthält: eine Speicherzelle Reihe einschließlich eine Mehrzahl der normalen Zellenträgerteile und des ECC Zellenträgerteils; ein X Decoder für das Vorwählen eine von Wortlinien in der Speicherzelle Reihe, die Wortlinien, die vom X Decoder auf die Speicherzelle Reihe verlängern; ein ECC Betrieb Stromkreis für das Durchführen der Störung Überprüfung und der Korrektur basiert auf Zelle heraus Datenlesen von einer vorgewählten Wortlinie, den Zelle Daten einschließlich Daten von den normalen Zellen und VON DEN ECC Zellen der vorgewählten Wortlinie. Der ECC Speicherzelle Reihe Teil wird an einer Position anders als das weite Ende der Wortlinien vom X Decoder abgeschaffen, d.h. wird der ECC Zellenträgerteil an einer Position abgeschaffen, in der Geschwindigkeit von Daten von der ECC Zelle auslesen Sie, oder Zellen nicht die schlechteste Geschwindigkeit im größtintegrierten Speicherbauelement wird. Folglich schlechtesten Datenlesen heraus Geschwindigkeit können von der Außenseite gemessen werden.
