To provide a method of implementing cache logic technique in which total
data processing time can be reduced, input data divided into block is
sequentially processed in units of block in plural circuits using a
programmable logic device provided with a circuit information input
controller, a programmable logic circuit sector and a data cache. The
plural circuits are sequentially reconfigured in the programmable logic
device and execute processing per plural blocks which can be stored in the
data cache. Intermediate data in units of plural blocks is stored in the
data cache to be input data to a reconfigured circuit and intermediate
data as the result of the processing by the reconfigured circuit is
overwritten to the data cache. When the processing of the plural circuits
is finished, the result of the processing is output to an external device
without being stored in the data cache.
Pour fournir une méthode de mettre en application la technique de logique de cachette dans laquelle le temps informatique de total peut être réduit, des données d'entrée divisées en bloc sont séquentiellement traitées dans les unités du bloc dans des circuits pluriels à l'aide d'un dispositif de logique programmable équipé de contrôleur d'entrée de l'information de circuit, de secteur programmable de circuit logique et de cachette de données. Les circuits pluriels sont séquentiellement modifiés dans le dispositif de logique programmable et exécutent le traitement par blocs pluriels qui peuvent être stockés dans la cachette de données. Des données intermédiaires dans les unités des blocs pluriels sont stockées dans la cachette de données pour être des données d'entrée à un circuit modifié et des données intermédiaires pendant que le résultat du traitement par le circuit modifié est recouvert à la cachette de données. Quand le traitement des circuits pluriels est fini, le résultat du traitement est produit à un dispositif externe sans être stocké dans la cachette de données.
