The present invention provides a method for fabricating a planar DGFET
having a back gate that is aligned to a front gate. The method of the
present invention achieves this alignment by creating a carrier-depleted
zone in portions of the back gate. The carrier-depleted zone reduces the
capacitance between the source/drain regions and the back gate thereby
providing a high-performance self-aligned planar double-gate field effect
transistor (DGFET). The present invention also provides a planar DGFET
having a back gate that is aligned with the front gate. The front to back
gate alignment is achieved by providing a carrier-depleted zone in
portions of the back gate.
A invenção atual fornece um método fabricando um DGFET planar que tem uma porta traseira que seja alinhada a uma porta dianteira. O método da invenção atual consegue este alinhamento criando uma zona portador-esgotada nas parcelas da porta traseira. A zona portador-esgotada reduz a capacidade entre as regiões de source/drain e a porta traseira que fornecem desse modo um transistor de efeito de campo planar self-alinhado high-performance da dobro-porta (DGFET). A invenção atual fornece também um DGFET planar que tem uma porta traseira que seja alinhada com a porta dianteira. A parte dianteira para suportar o alinhamento da porta é conseguida fornecendo uma zona portador-esgotada nas parcelas da porta traseira.
