A memory device includes a number of memory cells 112 arranged in rows and
columns. Each memory cell 112 is coupled to a wordline 120 and at least
one bitline 126 and/or 128. Each bitline 126 (128) is coupled to a sense
amplifier 130, which is enabled by a sense amplifier enable circuit 134.
The sense amplifier enable circuit 134 is coupled to the dummy bitline.
This circuit provides the enable signal at a time based on an amount of
leakage voltage determined from the dummy bitline.
Un bloc de mémoires inclut un certain nombre de cellules de mémoire 112 disposées dans les rangées et les colonnes. Chaque cellule de mémoire 112 est couplée à un wordline 120 et au moins à un bitline 126 et/ou 128. Chaque bitline 126 (128) est couplé à un amplificateur 130, qui de sens est permis par un amplificateur de sens permettent le circuit 134. L'amplificateur de sens permettent le circuit 134 est couplé au bitline factice. Ce circuit fournit le signal de permettre à la fois basé sur une quantité de tension de fuite déterminée à partir du bitline factice.
