A predictive time base generator having predictive synchronizer and replica
delay element coupled with the synchronizer feedback delay loop. The
predictive time base generator receives a clock signal delayed by a
predetermined clock delay and produces a predictive time signal advanced
in time by an amount represented by the replica delay element. The replica
delay element can replicate one or both of a predetermined clock delay and
a predetermined data delay, substantially nullifying the respective delays
in critical signal paths of a device. The replica delay element can
include replicas of structure(s) found in an incoming clock path and an
outgoing data path, such elements including, for example, voltage level
shifters, buffers or data latches, multiplexers, wire element models, and
the like. A predictive computer bus interface adapter which incorporates
the aforementioned predictive time base generator also is provided. Such a
predictive interface adapter can be adapted to be observant of stringent
bus protocol timing budgets imposed under the PCI and PCI-X local bus
protocol, and to be robust relative to variations in design and
fabrication processes, and environmental operating conditions.
Ein vorbestimmter Zeitunterseite Generator, der vorbestimmte Synchronisationsvorrichtung und Replik hat, das Verzögerungsglied, das mit dem Synchronisationsvorrichtungrückgespräch verbunden wird, verzögert Schleife. Der vorbestimmte Zeitunterseite Generator empfängt ein Taktgebersignal, das durch einen vorbestimmten Taktgeber verzögert wird, verzögert und produziert ein vorbestimmtes Zeitsignal, das in Zeit durch eine Menge vorgerückt wird, die durch die Replik dargestellt wird, Verzögerungsglied. Die Replik Verzögerungsglied kann ein wiederholen, oder beide eines vorbestimmten Taktgebers verzögert und vorbestimmte Daten verzögern und im wesentlichen annullieren das jeweilige, verzögern in den kritischen Signalwegen einer Vorrichtung. Die Replik Verzögerungsglied kann die Repliken von structure(s) gefunden in einem ankommenden Taktgeberweg einschließen und ein abgehender Datenweg, solche Elemente einschließlich, z.B., Spannungshöhe Schieber, Puffer oder getaktete D-Flipflops, Mehrfachkoppler, Leitung Elementmodelle und dergleichen. Eine vorbestimmte Computerbus-Schnittstellenanpassung, die den vorher erwähnten vorbestimmten Zeitunterseite Generator auch enthält, wird zur Verfügung gestellt. Solch eine vorbestimmte Schnittstellenanpassung kann angepaßt werden, um robuste relative.to Schwankungen der Design- und Herstellungsprozesse und der Klimabetriebsbedingungen zu sein beobachtend von den zwingenden Busprotokoll-TIMING-Etats, die unter dem PCI und PCI-X local bus Protokoll auferlegt werden, und zu sein.
