Clock synchronous circuit

   
   

For a reset operation of a state-holding section after monitoring a delay time necessary for synchronizing an external clock with an internal clock, a state-holding unit of an n-th stage is reset, when a state-holding unit of a subsequent stage is in a reset state (Qn+1="L") in a reset period (bP2="L"). A reset stage number is determined by a length of the reset period, and is always constant. A condition that an output signal of a backward delay unit of a stage before a previous stage indicates "L" may be added to reset conditions.

Для деятельности возврата положени-derja раздела после контролировать задерживает время обязательно для синхронизировать внешние часы с внутренне часами, положени-derja блок n-th этапа переустановит, когда положени-derja блок затем этапа находится в положении возврата (Qn+1="L") в периоде возврата (bP2="L"). Номер этапа возврата обусловлен длиной периода возврата, и всегда постоянн. Условие что выходной сигнал отсталого задерживает блок этапа прежде чем ранее этап показывает "л" может быть добавлено к условиям возврата.

 
Web www.patentalert.com

< Driving device for display device

< Image forming method and device

> Method and system for providing cluster replicated checkpoint services

> Systems and methods for assessing vascular health

~ 00146