Memory cell having a vertical transistor with buried source/drain and dual gates

   
   

An integrated circuit and fabrication method includes a memory cell for a dynamic random access memory (DRAM). Vertically oriented access transistors are formed on semiconductor pillars on buried bit lines. Buried first and second gates are provided for each access transistor on opposing sides of the pillars. Buried word lines extend in trenches orthogonal to the bit lines. The buried word lines interconnect ones of the first and second gates. In one embodiment, unitary gates are interposed and shared between adjacent pillars for gating the transistors therein. In another embodiment, separate split gates are interposed between and provided to the adjacent pillars for separately gating the transistors therein. In one embodiment, the memory cell has a surface area that is approximately 4 F.sup.2, where F is a minimum feature size. Bulk-semiconductor and semiconductor-on-insulator (SOI) embodiments are provided.

Un método del circuito integrado y de la fabricación incluye una célula de memoria para una memoria de acceso al azar dinámica (COPITA). Los transistores verticalmente orientados del acceso se forman en pilares del semiconductor en líneas enterradas del pedacito. Enterrado primero y las segundas puertas se proporcionan para cada transistor del acceso en los lados de oposición de los pilares. Las líneas enterradas de la palabra extienden en los fosos orthogonal a las líneas del pedacito. Las líneas enterradas de la palabra interconectan unas de las primeras y segundas puertas. En una encarnación, las puertas unitarias se interponen y se comparten entre los pilares adyacentes para bloquear los transistores en esto. En otra encarnación, las puertas partidas separadas se interponen en medio y con tal que a los pilares adyacentes para por separado bloquear los transistores en esto. En una encarnación, la célula de memoria tiene un área superficial que sea aproximadamente 4 F.sup.2, donde está un tamaño F mínimo de la característica. se proporcionan las encarnaciones del Bulto-semiconductor y del semiconductor-en-aislador (SOI).

 
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< Generator monitoring, control and efficiency

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> Exposure apparatus, method of manufacturing semiconductor devices, semiconductor manufacturing plant, method of maintaining exposure apparatus, and position detector

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