A dual-edge FIFO interface having a host FIFO interface operative to
receive data from a host module on a single edge of a host clock, and
determine situations when valid read data is present in a read data FIFO
or when the read data FIFO is full, a target FIFO interface operative to
receive read data from a target core module, transfer data out, and
determine when the read data FIFO is full, and a register block in
communication with the host FIFO and the target FIFO, wherein the
dual-edge FIFO interface is operative to interconnect internal modules at
a core logic level, a block level, or a chip level.
Uma relação do FIFO da duplo-borda que têm um operative da relação do FIFO do anfitrião para receber dados de um módulo do anfitrião em uma única borda de um pulso de disparo do anfitrião, e para determinar situações quando os dados lidos válidos estão atuais em uns dados lidos FIFO ou quando os dados lidos FIFO estão cheios, um operative da relação do FIFO do alvo receber para fora dados lidos de um módulo do núcleo do alvo, os dados de transferência, e determinam quando os dados lidos FIFO estão cheios, e um bloco do registo em uma comunicação com o anfitrião FIFO e o alvo FIFO, wherein a relação do FIFO da duplo-borda é operativa interconectar os módulos internos em um nível da lógica do núcleo, em um nível do bloco, ou em um nível da microplaqueta.
