A process of optimizing setup and hold time violations comprising
resynthesis of data and clock logics coupled to pins of the integrated
circuit to optimize setup time violations, and resynthesizing data and
clock logics coupled to pins of the integrated circuit to optimize hold
time violations. Optimization of setup time violations is performed by
resynthesis of the clock logics of each pin having a setup time violation
to optimize the setup time violations, then resynthesis of the data logics
of each pin having a setup time violation to optimize the setup time
violations, and then resynthesis of the clock logics of each pin having a
setup time violation to optimize the setup time violations. The hold time
violations are then optimized by resynthesizing the data logics to
optimize the hold time violations, and then resynthesizing the clock
logics to optimize the hold time violations. Cost functions are calculated
for each pin based on setup and hold time violations, and are selectively
applied to the resynthesis steps.
Un processus de optimiser des violations d'installation et de temps de prise comportant le resynthesis des données et des logiques d'horloge couplées aux goupilles du circuit intégré pour optimiser des violations de temps d'installation, et les logiques resynthesizing de données et d'horloge ont couplé aux goupilles du circuit intégré pour optimiser des violations de temps de prise. L'optimisation des violations de temps d'installation est exécutée par le resynthesis des logiques d'horloge de chaque goupille ayant une violation de temps d'installation pour optimiser les violations de temps d'installation, alors resynthesis des logiques de données de chaque goupille ayant une violation de temps d'installation pour optimiser les violations de temps d'installation, et alors resynthesis des logiques d'horloge de chaque goupille ayant une violation de temps d'installation pour optimiser les violations de temps d'installation. Les violations de temps de prise sont alors optimisées par resynthesizing les logiques de données pour optimiser les violations de temps de prise, et puis resynthesizing les logiques d'horloge pour optimiser les violations de temps de prise. Des fonctions de coût sont calculées pour chaque goupille basée sur des violations d'installation et de temps de prise, et sont sélectivement appliquées aux étapes de resynthesis.
