Interleaving read and write operations on a bus and minimizing buffering on a memory module in a computer system

   
   

A computer system is adapted to transfer write data from a central processing unit to one of a plurality of memory modules in a memory array by transferring a block of write data to a memory control logic device. The memory control logic device transfers the block of data in a plurality of data bursts interspaced by a preselected number of bus cycles. During the interspaced preselected number of bus cycles, the memory control logic device sends pending read commands to an available memory module thereby overlapping read and write operations on the memory bus, thus, lowering memory read latency.

Un sistema informático se adapta a la transferencia escribe datos de una unidad central de proceso a una de una pluralidad de módulos de la memoria en un arsenal de la memoria transfiriendo un bloque de escribe datos a un dispositivo de lógica de control de la memoria. El dispositivo de lógica de control de la memoria transfiere el bloque de datos en una pluralidad de explosiones de los datos interspaced por un número pre-seleccion de los ciclos del autobús. Durante interspaced el número pre-seleccion de los ciclos del autobús, el dispositivo de lógica de control de la memoria envía hasta que finalicen comandos leídos a un traslapo disponible del módulo de la memoria de tal modo leído y escribe operaciones en el autobús de la memoria, así, bajando estado latente leído memoria.

 
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> Preserving the content of a first register without affecting the content of a second register

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