A vertical transistor particularly suitable for high density integration
includes potentially independent gate structures on opposite sides of a
semiconductor pillar formed by etching or epitaxial growth in a trench.
The gate structure is surrounded by insulating material which is
selectively etchable to isolation material surrounding the transistor. A
contact is made to the lower end of the pillar (e.g. the transistor drain)
by selectively etching the isolation material selective to the insulating
material. The upper end of the pillar is covered by a cap and sidewalls of
selectively etchable materials so that gate and source connection openings
can also be made by selective etching with good registration tolerance. A
dimension of the pillar in a direction parallel to the chip surface is
defined by a distance between isolation regions and selective etching and
height of the pillar is defined by thickness of a sacrificial layer.
Een verticale transistor bijzonder geschikt voor high-density integratie omvat potentieel onafhankelijke poortstructuren aan tegenovergestelde kanten van een halfgeleiderpijler die door het etsen of epitaxial groei wordt gevormd in een geul. De poortstructuur wordt omringd door materiaal te isoleren dat aan isolatiemateriaal dat de transistor omringt selectief etchable is. Contact wordt opgenomen aan het lagere eind van de pijler (b.v. het transistorafvoerkanaal) door isolatie materiële selectief aan het isolerende materiaal selectief te etsen. Het hogere eind van de pijler wordt behandeld door een GLB en zijwanden van selectief etchable materialen zodat openingen van de poort en de bronverbinding ook door selectieve ets met goede registratietolerantie kunnen worden gemaakt. Een afmeting van de pijler in een richting parallel met de spaanderoppervlakte wordt bepaald door een afstand tussen isolatiegebieden en de selectieve ets en de hoogte van de pijler worden bepaald door dikte van een offerlaag.
