A new CMOS dynamic logic family is based on parallel dynamic logic concept,
avoiding stacked evaluation transistors. The basic configuration for the
logic family is a pair of clock transistors including a NMOS and a PMOS
transistor having parallel logic transistors connected between the NMOS
and PMOS clock transistors. The parallel-connected transistors have gates
for logic inputs and an output originating from one of a commonly
connected source or drain. The family may provide NOR, NAND, OR, and AND.
The family also includes BUF and INV. The BUF logic gate is realized with
opposing NMOS and PMOS and an INV, while the INV uses either a single NMOS
or PMOS transistor in place of the parallel-connected transistors. A speed
enhanced skewed static logic gate is also provided. The speed enhanced
gate uses a plurality of PMOS transistors and a plurality of NMOS
transistors matched and joined as a plurality of separate gate inputs. An
output from the gate is provided, and the size of PMOS and NMOS
transistors are skewed. Positive feedback transistors are connected to the
output. A noise suppression transistor is also connected to the output. A
precharge transistor connected to the positive feedback transistors is fed
from a clock signal from an associated circuit. The speed enhanced skewed
state logic gate is preferably used to solve cascading problems, such as
those in CD domino or the present parallel dynamic logic, and the speed
enhanced static gates may be used instead of clock delay.
Eine neue CMOS dynamische Logikfamilie basiert auf dem parallelen dynamischen Logikkonzept und vermeidet Staplungsauswertung Transistoren. Die Regelausstattung für die Logikfamilie ist ein Paar Taktgebertransistoren einschließlich einen NMOS und ein PMOS Transistor, der die parallelen Logiktransistoren angeschlossen werden zwischen dem NMOS und dem PMOS hat, stoppen Transistoren ab. Die Paralleltransistoren haben Gatter für Logikeingänge und einen Ausgang, der von einem einer allgemein verbundenen Quelle entsteht oder laufen aus. Die Familie kann zur Verfügung stellen NOCH, NAND ODER und UND. Die Familie schließt auch BUF und INV mit ein. Das BUF Logikgatter wird mit dem Entgegensetzen von von NMOS und von von PMOS und von von INV verwirklicht, während das INV entweder einen einzelnen NMOS oder PMOS Transistor anstatt der Paralleltransistoren benutzt. Eine Geschwindigkeit erhöhte skewed statisches Logikgatter wird zur Verfügung gestellt auch. Das Geschwindigkeit erhöhte Gatter verwendet eine Mehrzahl der PMOS Transistoren und eine Mehrzahl der zusammengebrachten NMOS Transistoren und verband wie eine Mehrzahl der unterschiedlichen Gattereingänge. Ein Ausgang vom Gatter wird zur Verfügung gestellt, und die Größe PMOS und NMOS der Transistoren skewed. Positive Rückgesprächtransistoren werden an den Ausgang angeschlossen. Ein Geräuschausgleichtransistor wird auch an den Ausgang angeschlossen. Ein Vor-Aufladung Transistor, der an die positiven Rückgesprächtransistoren angeschlossen wird, wird von einem Taktgebersignal von einem verbundenen Stromkreis eingezogen. Die Geschwindigkeit erhöhte skewed Zustandlogikgatter wird verwendet vorzugsweise, kaskadierenprobleme, wie die im CD Domino oder in der anwesenden parallelen dynamischen Logik zu lösen, und die Geschwindigkeit erhöhte, die statische Gatter anstelle vom Taktgeber benutzt werden können, verzögert.
