A method for avoiding false failures attributable to dummy interconnects
during defect analysis of an integrated circuit design is described.
Described processing includes retrieving conductivity layers information
for an integrated circuit design from a GDSII formatted file; defining a
dummy polygons layer and a target layer; restoring interconnect polygons
from the conductivity layers information into the dummy polygons layer;
copying the interconnect polygons from the dummy polygons layer to the
target layer, except for dummy interconnect polygons; and performing
defect analysis of the integrated circuit design using the target layer.
Описан метод для избежания ложных отказов приписиваемых к dummy соединяет во время анализа дефекта конструкции интегрированной цепи. Описанный обрабатывать вклюает retrieving данные по слоев проводимости для конструкции интегрированной цепи от архива форматного GDSII; определять думмичные полигоны наслаивает и слой цели; восстанавливать полигоны interconnect от проводимости наслаивает информацию в думмичный слой полигонов; копирующ interconnect полигоны от думмичных полигонов наслаивают к слою цели, за исключением думмичных полигонов interconnect; и выполняющ анализ дефекта конструкции интегрированной цепи использующ слой цели.
