Disclosed is an improved hard macro design for use in an ASIC, which avoids
undesirable buildup of electrostatic charge on a gate of an I/O transistor
of the hard macro. The hard macro includes a port level metallic conductor
of an I/O port positioned at a low level metalization layer and an
electrical connection between the port level metallic conductor and a gate
conductor of the I/O transistor. The electrical connection includes a
first conducting section extending from the gate conductor to a top level
metallic conductor at a highest level metalization layer and a second
conducting section extending from the top level metallic conductor layer
to the port level conductor. Antenna rule violations at the I/O port of
the hard macro are eliminated due to the electrical connection between the
top level metallic conductor and a diffusion region.
Worden gegeben ein verbessertes hartes Makrodesign für Gebrauch in einem ASIC frei, das nicht wünschenswerte Anhäufung der elektrostatischen Aufladung auf einem Gatter eines I/O Transistors des harten Makros vermeidet. Das harte Makro schließt einen waagerecht ausgerichteten metallischen Portleiter eines I/O tragen in Position gebracht an einer niedriges Niveau metalization Schicht und an einem elektrischen Anschluß zwischen den waagerecht ausgerichteten metallischen Portleiter und einen Gatterleiter des I/O Transistors mit ein. Der elektrische Anschluß schließt einen ersten Leitabschnitt ein, der vom Gatterleiter auf einen erste Seite metallischen Leiter an einer höchstes Niveau metalization Schicht verlängern und einen zweiten Leitabschnitt, der von der erste Seite metallischen Leiterschicht auf den waagerecht ausgerichteten Portleiter verlängert. Antenne Richtlinie Verletzungen am I/O Tor des harten Makros liegen am elektrischen Anschluß zwischen dem erste Seite metallischen Leiter und einer Diffusion (Zerstäubung) Region beseitigtes.
