Wafer-level burn-in and test

   
   

Techniques for performing wafer-level burn-in and test of semiconductor devices include a test substrate having active electronic components such as ASICs mounted to an interconnection substrate or incorporated therein, metallic spring contact elements effecting interconnections between the ASICs and a plurality of devices-under-test (DUTs) on a wafer-under-test (WUT), all disposed in a vacuum vessel so that the ASICs can be operated at temperatures independent from and significantly lower than the burn-in temperature of the DUTs. The spring contact elements may be mounted to either the DUTs or to the ASICs, and may fan out to relax tolerance constraints on aligning and interconnecting the ASICs and the DUTs. Physical alignment techniques are also described.

Методы для выполнять burn-in вафл-urovn4 и испытание прибора на полупроводниках вклюают субстрат испытания имея активно электронные компоненты such as ASICs установленное к субстрату соединения или включенное в этом, металлическим элементам контакта весны производя эффект соединения между ASICs и множественностью приспособлени-под-ispytani4 (DUTs) на совсем размещанное вафл-под-ispytanie (WUT), в сосуде вакуума так, что ASICs можно эксплуатировать на температурах независимо от и значительно понизить чем температура burn-in DUTs. Элементы контакта весны могут быть установлены к или DUTs или к ASICs, и могут дуть вне для того чтобы ослабить ограничения по допуска на выравнивать и соединять ASICs и DUTs. Физические методы выравнивания также описаны.

 
Web www.patentalert.com

< Semiconductor device with under bump metallurgy and method for fabricating the same

< Semiconductor device with dual damascene wiring

> Schottky structure in GaAs semiconductor device

> Method and apparatus for reducing substrate bias voltage drop

~ 00131