Data reception circuit for receiving a serial input data stream, where the
data reception circuit has a data stream separation circuit (4) for
separating the serial input data stream into a plurality of separate data
streams, a reference clock signal generation circuit (13) for generating a
reference clock signal, a delay circuit (12) having a delay element chain
(27) which comprises a plurality of series-connected delay elements, the
first delay element (27-1) in the delay element chain (27) receiving the
generated reference clock signal, and each delay element outputting a
delayed reference clock signal (11), a first, asynchronously clocked
register array (8), each register bank (26) in the first register array
(8) being asynchronously clocked by an associated separate data stream and
reading in the delayed reference clock signals from the delay circuit (12)
in order to buffer-store a signal change in the separate data stream, a
second, synchronously clocked register array (17), each register bank (28)
in the second register array (17) being synchronously clocked by the
reference clock signal and reading in and buffer-storing the register
content of an associated register bank (26) in the first register array
(8) and a synchronously clocked logic circuit (18) which evaluates the
register content buffer-stored in the second register array (17) in order
to reconstruct the serial input data stream.
El circuito de la recepción de los datos para recibir una secuencia de datos serial de entrada, donde el circuito de la recepción de los datos tiene un circuito de la separación de la secuencia de datos (4) para separar la secuencia de datos serial de entrada en una pluralidad de secuencias de datos separadas, un circuito de la generación de la señal del reloj de referencia (13) para generar una señal del reloj de referencia, retrasa el circuito (12) que tiene retrasa la cadena del elemento (27) que abarca una pluralidad de series-connected retrasa elementos, las primeras retrasan el elemento (27-1) en retrasan la cadena del elemento (27) que recibe la señal generada del reloj de referencia, y cada retrasa el elemento que hace salir una señal retrasada del reloj de referencia (11), primeros, arsenal asynchronously registrado del registro (8), cada banco del registro (26) en el primer arsenal del registro (8) asynchronously que es registrado por una secuencia de datos separada asociada y la lectura en las señales retrasadas del reloj de referencia del retrasa el circuito (12) para almacenador-almacena un cambio de la señal en la secuencia de datos separada, un segundo, el arsenal síncrono registrado del registro (17), cada banco del registro (28) en el segundo arsenal del registro (17) que es registrado síncrono por la señal del reloj de referencia y leyendo adentro y almacenador-almacenando el contenido del registro de un banco asociado del registro (26) en el primer arsenal del registro (8) y un circuito de lógica síncrono registrado (18) que evalúe el contenido del registro almacenador-almacenado en el segundo arsenal del registro (17) para reconstruir la secuencia de datos serial de entrada.
