Pipeline nonvolatile memory device with multi-bit parallel read and write suitable for cache memory.

   
   

Peripheral circuitry writes/reads input data and output data of L bits (L: integer of at least 2) that is input/output to/from a data node into/from first and second memory cell blocks that are selectively accessed. The peripheral circuitry uses circuit components operating in response to a clock signal to write/read the data by dividing the data writing operation/data reading operation into a plurality of stages and carrying out them in pipelining manner.

Dati di input periferici dei circuiti writes/reads e dati dell'uscita della L punte (L: numero intero di almeno 2) che è ingreso/uscita to/from un il nodo into/from di dati in primo luogo e secondi blocchetti delle cellule di memoria che sono raggiunti selettivamente. I circuiti periferici usano i componenti del circuito che funzionano in risposta ad un segnale dell'orologio a write/read i dati dividendo l'operazione di lettura di scrittura operation/data di dati in una pluralità di fasi ed effettuandole nel modo della tubatura.

 
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