A semiconductor integrated circuit device includes a test circuit including
a first latch circuit for holding a test pattern input to an electronic
circuit operating in accordance with a clock signal and a second latch
circuit for holding the output signal of the electronic circuit
corresponding to the test pattern. In the test circuit, the clock signal
having a frequency higher than the noise frequency generated in the power
line at the time of starting to supply the clock signal to the electronic
circuit is continuously supplied to the electronic circuit and the test
circuit, while at the same time performing, in accordance with the clock
signal in a period longer than the period of the clock signal, the
operation of inputting the test pattern to the first latch circuit and the
operation of outputting the output signal held in the second latch
circuit.
Un dispositif de circuit intégré de semi-conducteur inclut un circuit d'essai comprenant un premier circuit de verrou pour juger une carte-test entrée dans un circuit électronique fonctionnant selon un signal d'horloge et un deuxième circuit de verrou pour tenir le signal de sortie du circuit électronique correspondant à la carte-test. Dans le circuit d'essai, le signal d'horloge ayant une fréquence plus haute que la fréquence de bruit produite dans la ligne de puissance à l'heure de commencer à fournir le signal d'horloge au circuit électronique est sans interruption fourni au circuit électronique et au circuit d'essai, tout en en même temps exécutant, selon le signal d'horloge dans une période plus longtemps que la période du signal d'horloge, de l'opération d'entrer la carte-test au premier circuit de verrou et de l'opération de produire le signal de sortie s'est tenue dans le deuxième circuit de verrou.
