In a computer architecture using a prevalidated tag cache design, logic
circuits are added to enable store and invalidation operations without
impacting integer load data access times and to invalidate stale cache
lines. The logic circuits may include a translation lookaside buffer (TLB)
architecture to handle store operations in parallel with a smaller, faster
integer load TLB architecture. A store valid module is added to the TLB
architecture. The store valid module sets a valid bit when a new cache
line is written. The valid bit is cleared on the occurrence of an
invalidation operation. The valid bit prevents multiple store updates or
invalidates for cache lines that are already invalid. In addition, an
invalidation will block load hits on the cache line.
Dans une architecture d'ordinateur employer a prevalidated la conception de cachette d'étiquette, des circuits logiques sont ajoutés pour permettre le magasin et les opérations d'invalidation sans nombre entier effectuant chargent des temps d'accès de données et pour infirmer les lignes éventées de cachette. Les circuits logiques peuvent inclure une architecture de l'amortisseur de lookaside de traduction (TLB) pour effectuer des opérations de magasin parallèlement à une plus petite, plus rapide architecture de la charge TLB de nombre entier. Un module valide de magasin est ajouté à l'architecture de TLB. Le module valide de magasin place un peu valide quand une nouvelle ligne de cachette est écrite. Le peu valide est s'est dégagé sur l'occurrence d'une opération d'invalidation. Le peu valide empêche les mises à jour multiples de magasin ou les infirme pour les lignes de cachette qui sont déjà inadmissibles. En outre, une invalidation bloquera des coups de charge sur la ligne de cachette.