A memory access processor and memory access interface for transferring data
information to and from a plurality of SSRAM locations. The processor has
a lookup controller for identifying a data request and locating the data
requested from the SSRAM locations. The bus allows a data request and
retrieval throughput from a routing processor to the memory access
processor at a maximum rate, about 10 gigabits per second without
substantial pipeline stalls or overflows.
Un accesso del processor e di memoria di accesso di memoria connette per le informazioni di trasferimento di dati a e da una pluralità di posizioni di SSRAM. Il processor ha un regolatore di occhiata per identificare una richiesta di dati e l'individuazione dei dati chiesti dalle posizioni di SSRAM. Il bus permette un rendimento di richiesta e di ricupero di dati da un processor di percorso al processor di accesso di memoria ad un tasso massimo, circa 10 gigabits al secondo senza conduttura notevole si arresta o trabocca.
