Low latency shared memory switch architecture

   
   

A method and apparatus are presented for operating a time slicing shared memory switch. The apparatus includes a bus for receiving a plurality of data frames in a respective plurality of input channels to the switch. A slice crosspoint applies the plurality of data frames to a shared memory in a time sliced manner. The time slice is established for each section of a shared memory to be staggered so that on any clock cycle, one memory portion is being accessed for writing at least some of the data frames and on a next clock cycle the memory portion is accessed for reading at least a portion of the data.

Une méthode et un appareil sont présentés pour actionner un moment découpant le commutateur partagé de mémoire. L'appareil inclut un autobus pour recevoir une pluralité d'armatures de données dans une pluralité respective de canaux d'entrée au commutateur. Un croisement de tranche s'applique la pluralité d'armatures de données à une mémoire partagée d'une façon découpée en tranches par temps. La tranche de temps est établie pour chaque section d'une mémoire partagée à chanceler de sorte que sur n'importe quel rhythme, une partie de mémoire soit consultée pour écrire au moins certaines des armatures de données et sur un prochain rhythme la partie de mémoire soit consultée pour lire au moins une partie des données.

 
Web www.patentalert.com

< Original document image scanning and printing device

< Ferroelectric transistor with enhanced data retention

> Process for submitting and handling a service request in a local service management system

> Curable composition and method of use thereof

~ 00120