The states of a logic circuit block are set as operation start states and
operation end states. An instruction to be analyzed is selected from
input/output instruction information. An input signal corresponding to the
selected instruction is applied to an RT (Register Transfer)-level model
that is in the operation start state. Then, the input signal value applied
to the RT-level model is changed. In order to extract operation of the
logic circuit block, the RT-level model is analyzed until it reaches the
operation end state. An operation model of the logic circuit block is
produced based on the extracted operations. In this way, the model of the
logic circuit block specifically described at RT level can be converted
into a high abstraction-level model including no concept of time.
Los estados de un bloque del circuito de lógica se fijan como estados del comienzo de la operación y estados del extremo de la operación. Una instrucción de ser analizado se selecciona de la información de la instrucción de la entrada-salida. Una señal de entrada que corresponde a la instrucción seleccionada se aplica a un RT (el modelo del Transfer)-nivel del registro que está en el estado del comienzo de la operación. Entonces, el valor de la señal de entrada aplicado al modelo del RT-nivel se cambia. Para extraer la operación del bloque del circuito de lógica, el modelo del RT-nivel se analiza hasta que alcanza el estado del extremo de la operación. Un modelo de la operación del bloque del circuito de lógica se produce basó en las operaciones extraídas. De esta manera, el modelo del bloque del circuito de lógica descrito específicamente en el nivel del RT se puede convertir en un alto modelo del abstraccio'n-nivel incluyendo ningún concepto del tiempo.
