Efficient memory operation is provided by maintaining alignment with cache
line boundaries in response to a read command. A prefetching scheme is
used to limit the amount of operations needed to respond to a read
command. In addition, the prefetch amount is initially adjusted where the
starting address of the read request falls in between cache line
boundaries. The adjusted read amount is determined based on the misaligned
portion from the starting address of the read request to the nearest cache
line boundary outside of the requested data block, such that the adjusted
read amount ends on a cache line boundary. Subsequent read requests to the
same data block will thereby begin at the last cache line boundary and end
upon a subsequent cache line boundary by providing the pre-configured
prefetch data amount corresponding to the requesting master device.
Efficient bus utilization and memory controller operation efficiency is
maximized by allowing the memory control to operate and respond to read
requests in data amounts maintaining cache line alignment.
Il funzionamento di memoria efficiente è fornito effettuando l'allineamento la linea contorni del nascondiglio in risposta ad un ordine colto. Uno schema prefetching è usato per limitare la quantità di funzionamenti stati necessari per rispondere ad un ordine colto. In più, l'importo del prefetch inizialmente è registrato dove l'indirizzo cominciante della richiesta colta cade fra la linea contorni del nascondiglio. L'importo colto registrato è determinato ha basato sulla parte maa allineato dall'indirizzo cominciante della richiesta colta alla linea contorno del nascondiglio più vicina all'esterno del blocchetto chiesto di dati, tale che l'importo colto registrato si concluda su una linea contorno del nascondiglio. Le richieste colte successive allo stesso blocchetto di dati quindi cominceranno all'ultima linea contorno ed estremità del nascondiglio su una linea successiva contorno del nascondiglio fornendo l'importo pre-configured di dati del prefetch che corrisponde al dispositivo matrice di richiesta. L'efficienza efficiente di funzionamento di utilizzazione del bus e del regolatore di memoria è elevata permettendo che il controllo di memoria funzioni e risponda per leggere le richieste negli importi di dati che effettuano la linea allineamento del nascondiglio.
