A timing system for controlling timing of data transfers within a
semiconductor memory system is provided. The timing system includes a
programming circuit for generating a bias signal, wherein the bias signal
is biased in accordance with an incoming data transfer address
corresponding to a memory address of the memory system, and a delay module
for receiving the bias signal and generating an output clock signal,
wherein the output clock signal is delayed in accordance with the bias
signal.
Обеспечена система времени для контролируя времени передач данных внутри система памяти полупроводника. Система времени вклюает программируя цепь для производить косой сигнал, при котором косой сигнал biased в соответствии с входящим адресом передачи данных соответствуя к адреса памяти системы памяти, и задерживает модуль для получать косой сигнал и производить сигнал часов выхода, при котором сигнал часов выхода задержан в соответствии с косым сигналом.
