The present invention relates generally to multiprocessor computer system,
and particularly to a multiprocessor system designed to be highly
scalable, using efficient cache coherence logic and methodologies. More
specifically, the present invention is a system and method including a
plurality of processor nodes configured to execute a cache coherence
protocol that avoids the use of negative acknowledgment messages (NAKs)
and ordering requirements on the underlying transaction-message
interconnect/network and services most 3-hop transactions with only a
single visit to the home node.
La presente invenzione si riferisce generalmente al sistema di elaborazione del multiprocessore e specialmente ad un sistema del multiprocessore destinato per essere altamente scalable, usando la logica e le metodologie efficienti di coerenza del nascondiglio. Più specificamente, la presente invenzione è un sistema e un metodo compreso una pluralità di nodi del processor configurati per eseguire un protocollo di coerenza del nascondiglio che evita l'uso dei messaggi di Negative Acknowledgment (NAKs) e dei requisiti d'ordinamento del transazione-messaggio di fondo interconnect/network e dei servizi la maggior parte delle transazioni 3-hop con soltanto una singola chiamata al nodo domestico.
