An apparatus includes one or more interface circuits, an interconnect, a
memory controller, a memory bridge, a packet DMA circuit, and a switch.
The memory controller, the memory bridge, and the packet DMA circuit are
coupled to the interconnect. Each interface circuit is coupled to a
respective interface to receive packets and/or coherency commands from the
interface. The switch is coupled to the interface circuits, the memory
bridge, and the packet DMA circuit. The switch is configured to route the
coherency commands from the interface circuits to the memory bridge and
the packets from the interface circuits to the packet DMA circuit. The
memory bridge is configured to initiate corresponding transactions on the
interconnect in response to at least some of the coherency commands. The
packet DMA circuit is configured to transmit write transactions on the
interconnect to the memory controller to store the packets in memory.
Un aparato incluye unos o más circuitos de interfaz, una interconexión, un regulador de la memoria, un puente de la memoria, un circuito del acceso directo de memoria del paquete, y un interruptor. El regulador de la memoria, el puente de la memoria, y el circuito del acceso directo de memoria del paquete se juntan a la interconexión. Cada circuito de interfaz se junta a un interfaz respectivo para recibir los paquetes y/o los comandos de la coherencia del interfaz. El interruptor se junta a los circuitos de interfaz, al puente de la memoria, y al circuito del acceso directo de memoria del paquete. El interruptor se configura para encaminar los comandos de la coherencia de los circuitos de interfaz al puente de la memoria y los paquetes de los circuitos de interfaz al acceso directo de memoria del paquete circulan. El puente de la memoria se configura para iniciar transacciones correspondientes en la interconexión en respuesta por lo menos a algunos de los comandos de la coherencia. El circuito del acceso directo de memoria del paquete se configura para transmitir escribe transacciones en la interconexión al regulador de la memoria para almacenar los paquetes en memoria.
