A phase-locked loop receives multiple input clocks, one of which is
selected for use by the PLL at any one time. The phase difference(s)
between non-selected input clocks and a feedback signal of the PLL, is
monitored and stored. When a switch occurs to using a non-selected clock
as the input clock of the PLL, the stored phase difference, typically a DC
offset value, is injected into the phase-locked loop to compensate for the
phase difference between the clocks.
Une boucle phase-verrouillée reçoit les horloges multiples d'entrée, dont une est choisie à l'usage du PLL n'importe quand. Le difference(s) de phase entre non-choisi pour entrer des horloges et un signal de retour du PLL, est surveillé et stocké. Quand un commutateur se produit à utiliser une horloge non-choisie comme horloge d'entrée du PLL, la différence de phase stockée, typiquement une valeur excentrée de C.C, est injectée dans la boucle phase-verrouillée pour compenser la différence de phase entre les horloges.
