The present invention generally relates to an apparatus and method for
efficiently summing the partial product bits produced by a multiplier.
Briefly described, in architecture, the apparatus includes a first array
of odd/even summation circuitry, a second array of odd/even summation
circuitry, and a linear array of adders. The apparatus is configured to
add a row of partial product bits produced by a multiplier in multiplying
a first operand with a second operand. The first array of odd/even
summation circuitry produces a first summation of a portion of the partial
product bits. The second array of odd/even circuitry produces a second
summation of the other partial product bits. The linear array of adders
then adds the first summation and the second summation to produce a carry
save representation of a product bit (i.e., a bit of the product produced
by multiplying the first operand by the second operand).
Присытствыющий вымысел вообще относит к прибору и методу для эффективно суммировать частично биты продукта произведенные множителем. Кратко описано, в зодчестве, прибор вклюает первый блок сетей суммирования odd/even, второй блок сетей суммирования odd/even, и линейный блок сумматоров. Прибор установлен для того чтобы добавить рядок частично битов продукта произведенных множителем в умножать первый операнд с вторым операндом. Первый блок сетей суммирования odd/even производит первое суммирование части частично битов продукта. Второй блок сетей odd/even производит второе суммирование других частично битов продукта. Линейный блок сумматоров после этого добавляет первое суммирование и второе суммирование для того чтобы произвести носить за исключением представления бита продукта (т.е., немного продукта произведенного путем умножать первый операнд вторым операндом).
