A memory access control circuit including a memory and a slot for receiving
therein a memory card having a controller. Address, CS (chip select) and
We (output enable) signals different in active period from one another are
supplied to the controller. Due to this, ID data signals are read from the
memory. The CPU determines for properness on the read-out ID data signals.
Specifically, when the common data contained in the ID data signal
exhibits a predetermined value, the ID data signal is determined proper.
However, when the common data does not exhibit the predetermined value,
the ID data signal is determined to be improper. The CPU determines as an
optimal active period a shortest active period among the active periods
that proper ID data signals have been read out.
Цепь управлением доступа к памяти включая память и шлиц для получать в этом карточку памяти имея регулятор. Адрес, CS (обломок отборный) и мы (выход включает) сигналы по-разному в активно периоде от одного другом поставлены к регулятору. Должно к этому, сигналам данным по удостоверения личности прочитайте от памяти. C P U обусловливает для properness на сигналах данным по удостоверения личности отсчета. Специфически, когда общие данные, котор содержат в данных по удостоверения личности сигнализируют экспонаты предопределенное значение, сигнал данным по удостоверения личности обусловленные правильными. Однако, когда общие данные exhibit предопределенное значение, обусловлен сигнал данным по удостоверения личности быть неправильн. C P U обусловливает как оптимальный активно период скоро активно период среди активно периодов что правильные сигналы данным по удостоверения личности были прочитаны вне.