The preferred embodiments described herein provide a memory device with row
and column decoder circuits arranged in a checkerboard pattern under a
plurality of memory arrays. In one preferred embodiment, a memory device
is provided with its row decoder circuits and column decoder circuits
arranged in a checkerboard pattern under a plurality of memory arrays.
Because each of the row decoder and column decoder circuits is associated
with the memory array above its location and an adjacent array, a denser
support circuit arrangement is provided as compared to prior approaches.
Other preferred embodiments are provided, and each of the preferred
embodiments described herein can be used alone or in combination with one
another.
Die bevorzugten Verkörperungen, die hierin beschrieben werden, versehen ein größtintegriertes Speicherbauelement mit Reihe und Spalte den Decoderstromkreisen, die in einem Checkerboardmuster unter einer Mehrzahl der Gedächtnisreihen geordnet werden. In einem bevorzugte Verkörperung, wird ein größtintegriertes Speicherbauelement mit seinen Reihe Decoderstromkreisen und Spalte Decoderstromkreisen versehen, die in einem Checkerboardmuster unter einer Mehrzahl der Gedächtnisreihen geordnet werden. Weil jeder der Reihe Decoder- und Spalte Decoderstromkreise mit der Gedächtnisreihe über seiner Position und einer angrenzenden Reihe verbundenIST, wird eine dichtere Unterstützungsstromkreisanordnung verglichen mit vorherigen Annäherungen zur Verfügung gestellt. Andere bevorzugte Verkörperungen werden zur Verfügung gestellt, und jede der bevorzugten Verkörperungen, die hierin beschrieben werden, kann einer andere alleine oder im Verbindung mit verwendet werden.
