A single-chip microcomputer comprising: a first bus having a central
processing unit and a cache memory connected therewith; a second bus
having a dynamic memory access control circuit and an external bus
interface connected therewith; a break controller for connecting the first
bus and the second bus selectively; a third bus having a peripheral module
connected therewith and having a lower-speed bus cycle than the bus cycles
of the first and second buses; and a bus state controller for effecting a
data transfer and a synchronization between the second bus and the third
bus. The single-chip microcomputer has the three divided internal buses to
reduce the load capacity upon the signal transmission paths so that the
signal transmission can be accomplished at a high speed. Moreover, the
peripheral module required to have no operation speed is isolated so that
the power dissipation can be reduced.
Een single-chip microcomputer bestaand uit: een eerste bus die een centrale daarmee verbonden verwerkingseenheid en een voorgeheugen heeft; een tweede bus die een dynamische kring van het geheugentoegangsbeheer en een externe daarmee verbonden businterface heeft; een onderbrekingscontrolemechanisme voor selectief het aansluiten van de eerste bus en de tweede bus; een derde bus die een rand daarmee verbonden module heeft en een cyclus van de laag-snelheidsbus dan heeft de buscycli van de eerste en tweede bussen; en een controlemechanisme van de busstaat voor het uitvoeren van een gegevensoverdracht en een synchronisatie tussen de tweede bus en de derde bus. De single-chip microcomputer heeft de drie verdeelde interne bussen om de ladingscapaciteit op de wegen van de signaaltransmissie te verminderen zodat de signaaltransmissie bij een hoge snelheid kan worden verwezenlijkt. Voorts is de randmodule die wordt vereist om geen verrichtingssnelheid te hebben geïsoleerd zodat de machtsdissipatie kan worden verminderd.
