NAND type non-volatile ferroelectric memory cell and non-volatile
ferroelectric memory of the same, in which numbers of access to a main
cell and a reference cell are made the same, to maintain bitline induced
voltages by the reference cell and by the main cell constant, for
improving operation characteristics, minimizing a layout area, and permits
a high density device integration, the memory cell including an N number
of transistors connected in series, a bitline having an input terminal of
a first transistor and an output terminal of (N)th transistor among the N
number of transistors connected thereto, wordlines respectively connected
to gates of the transistors except the (N)th transistor, a WEC signal line
connected to a gate of the (N)th transistor and adapted to have an enable
signal applied thereto only in a write or re-store mode, and ferroelectric
capacitors respectively connected both to the wordlines and output
terminals of the transistors.
NAND cel van het type niet-vluchtige ferroelectric geheugen en het niet-vluchtige ferroelectric geheugen van het zelfde, waarin de aantallen toegang tot een hoofdcel en een verwijzingscel tot het zelfde worden gemaakt, om bitline te handhaven veroorzaakten voltages door de verwijzingscel en door de belangrijkste celconstante, voor het verbeteren van verrichtingskenmerken, die een lay-outgebied minimaliseren, en laten een high-density apparatenintegratie, de geheugencel met inbegrip van een aantal van N transistors toe die in reeks worden verbonden, een bitline die een inputterminal van een eerste transistor en een outputterminal van transistor (N)th onder het aantal van N daaraan verbonden transistors heeft, wordlines die respectievelijk met poorten van de transistors behalve de (N)th transistor, een signaal wordt verbonden WEC n which numbers of access to a main cell and a reference cell are made the same, to maintain bitline induced voltages by the reference cell and by the main cell constant, for improving operation characteristics, minimizing a layout area, and permits a high density device integration, the memory cell including an N number of transistors connected in series, a bitline having an input terminal of a first transistor and an output terminal of (N)th transistor among the N number of transistors connected thereto, wordlines respectively connected to gates of the transistors except the (N)th transistor, a WEC signal line connected to a gate of the (N)th de transistor en aangepaste signaal hebben toelaten dat daaraan slechts in wordt toegepast schrijven of herstellen wijze, en ferroelectric condensatoren die respectievelijk zowel met wordlines als de outputterminals worden verbonden van de transistors.
