A processor system, comprising a system board on which a processor, a
memory logic controller, and a clock source are installed and a memory
module on which a memory device and PLL clock driver are installed. The
system board is configured to accept one or more memory modules. The clock
signal generated by the clock source is distributed to the various devices
on the system board by a clock buffer tree via equal length etch runs. The
same clock signal is also propagated via a different length etch to the
memory device on the memory module. Clock skew generated by these
different clock etch lengths is removed by routing a carefully tuned
feedback loop of the clock driver from the memory module to the system
board and back to the clock driver on the memory module. The PLL performs
a clock signal voltage translation from PECL to TTL voltage.
Een bewerkersysteem, dat uit een systeemraad bestaat op wie een bewerker, een controlemechanisme van de geheugenlogica, en een klokbron en een geheugenmodule geïnstalleerd zijn waarop een van de geheugenapparaat en klok PLL bestuurder geïnstalleerd is. De systeemraad wordt gevormd om één of meerdere geheugenmodules goed te keuren. Het kloksignaal dat door de klokbron wordt geproduceerd wordt verdeeld aan de diverse apparaten op de systeemraad door een boom van de klokbuffer via gelijke lengte etst looppas. Het zelfde kloksignaal wordt ook verspreid via een verschillende lengte etst aan het geheugenapparaat op de geheugenmodule. De helling van de klok die door deze verschillende klok wordt geproduceerd etst lengten wordt verwijderd door een zorgvuldig gestemde terugkoppelingslijn van de klokbestuurder te leiden uit de geheugenmodule aan de systeemraad en terug naar de klokbestuurder op de geheugenmodule. PLL voert een het voltagevertaling van het kloksignaal van PECL aan voltage TTL uit.
