A high speed zero phase restart for a multiphase clock for a PRML
read/write channel design. The zero phase restart includes an input for
receiving a plurality of clock pulse waves, each having substantially
equal period and each being out of phase with respect to other clock pulse
waves; an output including at least one output terminal corresponding to
one of the clock pulse waves; and a zero phase circuit configured to
sequentially couple the plurality of clock pulse waves to the
corresponding output terminals.
Een hoge snelheid nul fasenieuw begin voor een veelfasige klok voor een PRML lees-schrijfkanaalontwerp. Het nul fasenieuwe begin omvat een input voor het ontvangen van een meerderheid van de golven van de klokimpuls, elk wezenlijk gelijke periode hebben en elk die uit fase met betrekking tot andere golven van de klokimpuls zijn; een output met inbegrip van minstens één outputterminal die aan één van de golven van de klokimpuls beantwoordt; en een nul fasekring die wordt gevormd om de meerderheid van de golven van de klokimpuls aan de overeenkomstige outputterminals opeenvolgend te koppelen.
