A high level synthesis method for generating a logic circuit of a register
transfer level from an operation description includes a control data
flowgraph generation stage; a scheduling stage; an allocation stage; a
data path generation stage; and a control logic generation stage. When
generating a thread sharing a common memory with another thread operating
in parallel therewith, a memory access request is represented by a node of
a control data flowgraph so as to perform scheduling, and a control logic
is generated. The control logic outputs a memory access request signal to
a common memory interface in a state corresponding to a step to which the
node is scheduled, and keeps the state until a memory access request
acceptance signal from the common memory interface is changed to be
active.
Un metodo di sintesi del livello elevato per la generazione del circuito logico di un livello di trasferimento del registro da una descrizione di funzionamento include una fase della generazione del flowgraph di dati di controllo; una fase di programmazione; una fase di ripartizione; una fase della generazione del percorso di dati; e una fase della generazione di logica di controllo. Nel generare un filetto che ripartisce una memoria comune con un altro filetto che funziona parallelamente di conseguenza, una richiesta di accesso di memoria è rappresentata da un nodo di un flowgraph di dati di controllo in modo da effettuare programmare e una logica di controllo sono generate. La logica di controllo produce un segnale di richiesta di accesso di memoria ad un'interfaccia comune di memoria in un dichiarare che corrisponde ad un punto a cui il nodo è previsto e mantiene il dichiarare fino a cambiare un segnale di accettazione di richiesta di accesso di memoria dall'interfaccia comune di memoria per essere attivo.
