An elastic store circuit using a first in/first out buffer (FIFO) to accurately control the phase delay in a waveform using the write (WR) and read (RD) clocks is provided. The FIFO reads the input data at the WR clock rate. The data exits the FIFO in response to the RD clock. Large delays are accomplished by changing the relationship between the WR and RD clocks in whole clock intervals. Delays and adjustments of less than a whole clock interval are accomplished by changing the phase relationship of the RD clock with respect to the WR clock. The present invention generates the WR and RD clocks through synthesis using a lower frequency reference clock. The RD clock phase change results from phase-locking the RD clock to a phase offset version of the reference clock. A method of introducing precise delays through phase delay of the RD clock with respect to the reference clock is also provided.

Ein elastischer Speicherstromkreis mit einem ersten in/first aus Puffer (Fifo) die Phase genau zu steuern verzögert in einer Wellenform mit schreiben (WR) und las Taktgeber (RD) wird zur Verfügung gestellt. Die Fifo liest die Eingang Daten mit der WR Taktgeberrate. Die Daten nehmen die Fifo in Erwiderung auf den RD Taktgeber heraus. Groß verzögert werden vollendet indem das Ändern des Verhältnisses zwischen den WR und RD Taktgebern in den vollständigen Taktzeiten. Verzögert und Justagen von kleiner als eine vollständige Taktzeit werden vollendet, indem man das Phase Verhältnis des RD Taktgebers in Bezug auf den WR Taktgeber ändert. Die anwesende Erfindung erzeugt die WR und RD Taktgeber durch Synthese mit einem Bezugtaktgeber der niedrigeren Frequenz. Die RD Taktgeberphase Änderung Resultate von der Phase-Blockierung des RD Taktgebers zu einer Phase Offsetversion des Bezugtaktgebers. Eine Methode des Einführens exakt verzögert durch Phase verzögert vom RD Taktgeber in Bezug auf den Bezugtaktgeber wird zur Verfügung gestellt auch.