A cache coherency system for an on-chip computing bus is provided. The
coherency system contains a coherency credit counter within each master
device on the on-chip bus for monitoring the resources available on the
bus for coherent transactions, a coherency input buffer for storing
coherent transactions, and a cache for storing coherent data. The
coherency credit counter tracks coherent transactions pending in a memory
controller, and delays coherent transactions from being placed on the bus
if coherent resources are not available in the memory controller. When
resources become available in the memory controller, the memory controller
signals the coherency system in each of the master devices. The coherency
system is coupled to a split transaction tracking and control to establish
transaction ID's for each coherent transaction initiated by its master
device, and presents a transaction ID along with an address portion of
each coherent transaction.
Un sistema de la coherencia del escondrijo para un autobús que computa de la en-viruta se proporciona. El sistema de la coherencia contiene un contador del crédito de la coherencia dentro de cada dispositivo principal en el autobús de la en-viruta para supervisar los recursos disponibles en el autobús para las transacciones coherentes, un almacenador intermediario de la entrada de la coherencia para almacenar transacciones coherentes, y un escondrijo para almacenar datos coherentes. El contador del crédito de la coherencia sigue las transacciones coherentes pendientes en un regulador de la memoria, y retrasa transacciones coherentes de la colocación en el autobús si los recursos coherentes no están disponibles en el regulador de la memoria. Cuando los recursos llegan a estar disponibles en el regulador de la memoria, el regulador de la memoria señala el sistema de la coherencia en cada uno de los dispositivos principales. El sistema de la coherencia se junta a seguir y a control partidos de una transacción para establecer las identificaciones de la transacción para cada transacción coherente iniciada por su dispositivo principal, y presenta una identificación de la transacción junto con una porción de dirección de cada transacción coherente.
