A method for resynthesizing gated clocks in a clock cone of a logic design having more than one input clock where the logic design will be implemented in a hardware logic emulation system. By resynthesizing the gated clocks, timing in the circuit becomes predictable. In the method, predicting logic that predicts which edges of said at least two input clocks may cause a hold time violation on a gated clock is generated. Then, the outputs from the predicting logic are connected to a gated clock resolution circuit, which outputs the resynthesized clock.

Метод для resynthesizing отстробированные часы в конусе часов конструкции логики имея больше чем один input час где конструкция логики будет снабжена в системе эмулирования логики оборудования. Путем resynthesizing отстробированные часы, приурочивать в цепи будет прогнозированным. В методе, произведена предсказывая логика которая предсказывает которые края сказанные по крайней мере 2 input часы могут причинить нарушение времяа задержки на отстробированных часах. После этого, выходы от предсказывая логики соединены к отстробированной цепи разрешения часов, которая выводит наружу resynthesized часы.