A frame timing lock detector circuits and a methods of frame timing lock detection for a digital communications system. A known data sequence is extracted from a received radio signal and multiplied, in a multiplier, together with a reference signal that includes the symbols of the known data sequence raised to the power of a multiple of three. The phase of the multiplier output is measured and an average of an absolute value of this measured phase is compared with a threshold to detect correct frame timing lock.

Os circuitos de detetor do fechamento do sincronismo de frame e métodos do sincronismo de frame travam a deteção para um sistema de comunicações digitais. Uma seqüência sabida dos dados é extraída de um sinal de rádio recebido e multiplicada, em um multiplicador, junto com um sinal da referência que inclua os símbolos da seqüência sabida dos dados levantada para o poder de um múltiplo de três. A fase da saída do multiplicador é medida e uma média de um valor absoluto desta fase medida é comparada com um ponto inicial para detectar o fechamento correto do sincronismo de frame.