A method for placement and manipulation of logic equations of a device design, comprising the steps of (A) identifying one or more logic equations of the device design with placement problems, (B) identifying one or more candidate equations of the logic equations with placement problems, and (C) re-synthesizing the one or more logic blocks of the candidate equations without adding latency to the device design.

Un método para la colocación y la manipulación de las ecuaciones de la lógica de un diseño del dispositivo, abarcando los pasos (a) que identifican de unas o más ecuaciones de la lógica del diseño del dispositivo con problemas de la colocación, (b) identificando unas o más ecuaciones del candidato de las ecuaciones de la lógica con problemas de la colocación, y (c) re-sintetizando los unos o más bloques de la lógica de las ecuaciones del candidato sin la adición de estado latente al dispositivo diseña.