A method and a computing system compute an incremental checksum corresponding to a data packet. The incremental checksum is computed within one processor cycle of a processor. A first register (102) stores first checksum information corresponding to a data packet. A second register (104) stores second checksum information corresponding to old information being deleted from the data packet. A third register (106) stores third checksum information corresponding to new information being added to the data packet. An incremental checksum circuit (100), electrically connected to the first register (102), to the second register (104), and to the third register (106), provides resulting checksum information corresponding to the data packet after deleting the old information from the data packet and adding the new information to the data packet. The resulting checksum information is selectively stored in the first register (102).

Een methode en een gegevensverwerkingssysteem verwerken een stijgende controlesom gegevens die aan een gegevenspakket beantwoordt. De stijgende controlesom wordt gegevens verwerkt binnen één bewerkercyclus van een bewerker. Een eerste register (102) slaat eerste controlesominformatie op die aan een gegevenspakket beantwoordt. Een tweede register (104) slaat tweede controlesominformatie op die aan oude informatie beantwoordt die van het gegevenspakket wordt geschrapt. Een derde register (106) slaat derde controlesominformatie op die aan nieuwe informatie beantwoordt die aan het gegevenspakket wordt toegevoegd. Een stijgende controlesomkring (100), elektrisch verbonden aan het eerste register (102), aan het tweede register (104), en met het derde register (106), verstrekt resulterende controlesominformatie die aan het gegevenspakket beantwoordt na het schrappen van de oude informatie van het gegevenspakket en het toevoegen van de nieuwe informatie aan het gegevenspakket. De resulterende controlesominformatie wordt selectief opgeslagen in het eerste register (102).

 
Web www.patentalert.com

< Programmable logic controller method, system and apparatus

< Cross function block partitioning and placement of a circuit design onto reconfigurable logic devices

> Reed-solomon decoder

> Method and system for naming and binding objects

~ 00089