The data-transfer latency of a cache-miss load instruction is shortened in a processor having a cache memory. A load history table wherein a transfer address of the cache-miss load instruction is registered is provided between the processor and a memory system. When access addresses are sequential, a request for hardware prefetch to a successive address is issued and the address is registered into a prefetch buffer. Further, when a cache-miss load request to the successive address is issued, the data are transferred from the prefetch buffer directly to the processor. The system may include multiple simultaneous prefetches and a prefetch variable optimized using software.

Τη λανθάνουσα κατάσταση στοιχείο-μεταφοράς μιας οδηγίας φορτίων κρύπτη-δεσποινίδας κονταίνουν σε έναν επεξεργαστή που έχει μια μνήμη κρύπτης. Ένας πίνακας ιστορίας φορτίων όπου μια διεύθυνση μεταφοράς της οδηγίας φορτίων κρύπτη-δεσποινίδας καταχωρείται παρέχεται μεταξύ του επεξεργαστή και ενός συστήματος μνήμης. Όταν οι διευθύνσεις πρόσβασης είναι διαδοχικές, ένα αίτημα για το υλικό prefetch σε μια διαδοχική διεύθυνση εκδίδεται και η διεύθυνση καταχωρείται σε έναν απομονωτή prefetch. Περαιτέρω, όταν εκδίδεται ένα αίτημα φορτίων κρύπτη-δεσποινίδας στη διαδοχική διεύθυνση, τα στοιχεία μεταφέρονται από τον απομονωτή prefetch άμεσα στον επεξεργαστή. Το σύστημα μπορεί να περιλάβει τα πολλαπλάσια ταυτόχρονα prefetches και ένα μεταβλητό βελτιστοποιημένο χρησιμοποιώντας λογισμικό prefetch.