A bus interface apparatus and method are implemented. A pair of data streams is generated from the stream of data to be launched onto a data bus. Each stream is staged along a corresponding data path that includes a plurality of storage elements. Each path feeds an input of a multiplexer (MUX). The output of the MUX drives the bus, and the MUX selects a data value for launching onto the bus in response to a signal derived from an internal bus clock. The internal bus clock is also used to generate a bus clock that is output to the bus along with the data. The period of the bus clock may be a preselected multiple of the period of a processor clock. The data is staged along the two data streams in response to clocking signals derived from the processor clock. Each of the clocking signals is qualified by a corresponding hold signal, that, when asserted, holds the clocking signals in a predetermined state. The hold signals are generated in response to a plurality of control signals that are used to select the ratio of bus clock period to processor clock period. The bus interface may be asynchronously started in response to a signal from the startup logic in the central processing unit (CPU).

Se ponen en ejecucio'n un aparato y un método del interfaz de autobús. Un par de secuencias de datos se genera de la corriente de los datos que se lanzarán sobre un ómnibus de datos. Cada corriente se efectúa a lo largo de una trayectoria de datos correspondiente que incluya una pluralidad de elementos del almacenaje. Cada trayectoria alimenta una entrada de un multiplexor (MUX). La salida del MUX conduce el autobús, y el MUX selecciona un valor de los datos para lanzar sobre el autobús en respuesta a una señal derivada de un reloj interno del autobús. El reloj interno del autobús también se utiliza para generar un reloj del autobús que se haga salir al autobús junto con los datos. El período del reloj del autobús puede ser un múltiplo pre-seleccion del período de un reloj del procesador. Los datos se efectúan a lo largo de las dos secuencias de datos en respuesta a las señales que registran derivadas del reloj del procesador. Cada uno de las señales que registran es calificada por una señal de asimiento correspondiente, de que, cuando están afirmadas, lleva a cabo las señales que registran en un estado predeterminado. Las señales de asimiento se generan en respuesta a una pluralidad de señales de control que se utilicen para seleccionar el cociente del período de reloj del autobús al período de reloj del procesador. El interfaz de autobús se puede asynchronously comenzar en respuesta a una señal de la lógica de lanzamiento en la unidad central de proceso (CPU).