A processor includes a cache memory with a data storage unit operating at a first clock frequency, and a tag unit and hit/miss logic operating at a second clock frequency different than the first clock frequency. The data storage unit may advantageously be clocked faster than the tag unit and hit/miss logic, such as two times (2.times.) faster. The processor may also include a replay mechanism for recovering from data speculation when the hit/miss logic or the tag unit signals that speculated data from the higher clocked data storage unit is, in fact, invalid.

Un processor include un'antememoria con un'unità di immagazzinaggio di dati che funziona ad una prima frequenza di orologio e un'unità della modifica e la logica di hit/miss che funziona ad una seconda frequenza di orologio differente che la prima frequenza di orologio. L'unità di immagazzinaggio di dati può essere cronometrata vantaggiosamente più velocemente dell'unità della modifica e della logica di hit/miss, quali due volte (2.times.) più velocemente. Il processor può anche includere un meccanismo di ripetizione per recuperare dalla speculazione di dati quando la logica di hit/miss o l'unità della modifica segnala che i dati speculati dall'più alta unità di immagazzinaggio di dati cronometrata sono, infatti, non validi.