Method and circuits to create reduced field programmable gate arrays (RFPGA) from the configuration data of field programmable gate arrays (FPGA) are disclosed. The configurable elements of the FPGA are replaced with standard cell circuits that reproduce the functionality of the configured FPGA. Specifically, reduced logic blocks are derived from the configuration data of configurable logic blocks. Similarly, reduced input/output blocks and reduced matrices are derived from the configuration data for input/output blocks and programmable switch matrices of the FPGA, respectively. The reduced logic.blocks are arranged in a similar layout to the original CLBs so that timing relationships remain similar in the RFPGA and FPGA. The actual timing of the RFPGA can be modified by increasing or decreasing the timing delay on various signal paths based on the FPGA design or additional timing constraints. To reduce the time required to generate RFPGAs, a database can be used to contain configurable logic block models and the corresponding reduced logic block models. The database can be expanded as new reduced logic block models are created for configurable logic block models that were not in the database. Similarly, a database can be used for the input/output blocks and programmable switch matrices of an FPGA.

Η μέθοδος και τα κυκλώματα για να δημιουργήσουν τις μειωμένες σειρές πυλών τομέων προγραμματίσημες (RFPGA) από τα στοιχεία διαμόρφωσης των προγραμματίσημων σειρών πυλών τομέων (FPGA) αποκαλύπτονται. Τα διαμορφώσιμα στοιχεία του FPGA αντικαθίστανται με τα τυποποιημένα κυκλώματα κυττάρων που αναπαράγουν τη λειτουργία του διαμορφωμένου FPGA. Συγκεκριμένα, οι μειωμένοι φραγμοί λογικής προέρχονται από τα στοιχεία διαμόρφωσης των διαμορφώσιμων φραγμών λογικής. Ομοίως, οι μειωμένοι φραγμοί εισαγωγής/παραγωγής και οι μειωμένες μήτρες προέρχονται από τα στοιχεία διαμόρφωσης για τους φραγμούς εισαγωγής/παραγωγής και τις προγραμματίσημες μήτρες διακοπτών του FPGA, αντίστοιχα. Τα μειωμένα logic.blocks τακτοποιούνται σε παρόμοιο σχεδιάγραμμα στο αρχικό CLBs έτσι ώστε οι σχέσεις συγχρονισμού παραμένουν παρόμοιες στο RFPGA και το FPGA. Ο πραγματικός συγχρονισμός του RFPGA μπορεί να τροποποιηθεί με την αύξηση ή τη μείωση της καθυστέρησης συγχρονισμού στις διάφορες πορείες σημάτων βασισμένες στο σχέδιο FPGA ή τους πρόσθετους περιορισμούς συγχρονισμού. Για να μειώσει το χρόνο που απαιτείται για να παραγάγει RFPGAs, μια βάση δεδομένων μπορεί να χρησιμοποιηθεί για να περιέχει τα διαμορφώσιμα πρότυπα φραγμών λογικής και τα αντίστοιχα μειωμένα πρότυπα φραγμών λογικής. Η βάση δεδομένων μπορεί να επεκταθεί ως νέα μειωμένα πρότυπα φραγμών λογικής δημιουργείται για τα διαμορφώσιμα πρότυπα φραγμών λογικής που δεν ήταν στη βάση δεδομένων. Ομοίως, μια βάση δεδομένων μπορεί να χρησιμοποιηθεί για τους φραγμούς εισαγωγής/παραγωγής και τις προγραμματίσημες μήτρες διακοπτών ενός FPGA.