The present invention relates to: a memory cell array which is capable of decreasing the parasitic capacitance or load capacitance of signal electrodes and has ferroelectric layers making up ferroelectric capacitors and having a predetermined pattern; a method of fabricating the memory cell array, and a ferroelectric memory device. In the memory cell array, memory cells formed of ferroelectric capacitors are arranged in a matrix. The ferroelectric capacitors include first signal electrodes, second signal electrodes arranged in a direction intersecting the first signal electrodes, and ferroelectric layers disposed linearly along either the first signal electrodes or the second signal electrodes. Alternatively, the ferroelectric layers may be disposed only in intersection areas of the first and second signal electrodes.

De onderhavige uitvinding heeft betrekking op: een serie van de geheugencel die de parasitische capacitieve weerstand of ladingscapacitieve weerstand van signaalelektroden kan verminderen en ferroelectric lagen heeft die omhoog ferroelectric condensatoren maken en een vooraf bepaald patroon hebben; een methode om de serie van de geheugencel te vervaardigen, en een ferroelectric geheugenapparaat. In de serie van de geheugencel, worden de geheugencellen die van ferroelectric condensatoren worden gevormd geschikt in een matrijs. De ferroelectric condensatoren omvatten eerste geschikte signaalelektroden, tweede signaalelektroden in een richting die de eerste signaalelektroden snijdt, en ferroelectric lagen die lineair langs of de eerste signaalelektroden of de tweede signaalelektroden worden geschikt. Alternatief, kunnen de ferroelectric lagen slechts op kruisingsgebied van de eerste en tweede signaalelektroden worden geschikt.