A system for testing an integrated circuit, and particularly a gate array, is disclosed which includes, prior to coupling the array to form a user-designed circuit, predesigned logic that enables testing of the user-designed circuit. The predesigned logic allows logic blocks in the array to operate in "freeze" mode or to operate in normal mode, where normal mode is defined by the user-designed circuit. When the logic blocks are selected to be frozen, the logic blocks behave as a series of daisy-chained master-slave flip-flops. In normal mode, a logic block can implement combinational, sequential, or other functions and still later be as a master-slave flip-flop. Moreover, each logic block is further equipped for addressable mode control, allowing selected logic blocks to be exercised in isolation once stimulus data is shifted in, simplifying test generation and improving fault coverage.

Een systeem om een geïntegreerde schakeling te testen, en in het bijzonder een poortserie, worden onthuld die omvat, voorafgaand aan het koppelen van de serie om een gebruiker-ontworpen kring te vormen, predesigned logica die het testen van de gebruiker-ontworpen kring toelaat. Predesigned logica toestaat logicablokken in de serie om op "vorst" wijze te werken of op normale wijze te werken, waar de normale wijze door de gebruiker-ontworpen kring wordt bepaald. Wanneer de logicablokken om worden geselecteerd worden bevroren, gedragen de logicablokken zich als reeks madeliefje-geketende master-slave wipschakelaars. Op normale wijze, kan een logicablok combinatie, opeenvolgende, of andere functies uitvoeren en nog later als master-slave wipschakelaar zijn. Voorts is elk logicablok verder uitgerust voor adresseerbare wijzecontrole, die geselecteerde logicablokken toelaat om afzonderlijk worden uitgeoefend zodra het stimulusgegeven binnen wordt verplaatst, vereenvoudigend testgeneratie en verbeterend foutendekking.