Even if only logic circuits described in HDL are distributed over a network, if the logic synthesis ability is insufficient, the overall design capability cannot be enhanced; e.g., a sufficient performance of a gate level logic circuit cannot be attained, or it takes a long time to complete logic synthesis. Considering design skills for logic synthesis are considered as property, the invention enables distribution of design skills between a plurality of design sites over a network interconnecting computers. Charges for a design skill are set for the rates of improvement to the performance of the logic circuit that was refined by the design skill. Desired circuit performance can be attained in a shorter period by shortening the design phases in which an RTL logic circuit is supplied as input and by logic synthesis thereon, a gate level logic circuit is output.

Zelfs als slechts de logicakringen die in HDL worden beschreven over een netwerk worden verdeeld, als de capaciteit van de logicasynthese ontoereikend is, kan het algemene ontwerpvermogen worden verbeterd niet; e.g., voldoende prestaties van een de logicakring van het poortniveau kunnen worden bereikt niet, of het vergt een lange tijd om logicasynthese te voltooien. Overwegend ontwerpvaardigheden voor logicasynthese worden beschouwd als bezit, laat de uitvinding distributie van ontwerpvaardigheden tussen toe een meerderheid van ontwerpplaatsen over een netwerk onderling verbindende computers. De lasten voor een ontwerpvaardigheid worden geplaatst voor de tarieven van verbetering aan de prestaties van de logicakring die door de ontwerpvaardigheid werd geraffineerd. De gewenste kringsprestaties kunnen tijdens een kortere periode worden bereikt door de ontwerpfasen te verkorten waarin een RTL logicakring als input en door logicasynthese daarop wordt geleverd, is een de logicakring van het poortniveau output.