A microprocessor 1 is described which includes a multi-channel serial port (MCSP) 120. MCSP 120 includes clock generation and frame sync generation circuitry 300, multi-channel selection circuitry 310, and companding circuitry 320. The clock generation and frame sync generation circuitry is configurable by means of a Serial Port Control Register SPCR, and Receive Control Register RCR, a Transmit Control Register XCR, a Sample Rate Generator Register SRGR, and Pin Control Register PCR. The multi-channel selection circuitry is configurable by means of a Multi-Channel Register MCR, a Receive Channel Enable Register RCER and a Transmit Channel Enable Register XCER. Companding circuitry 320 performs optional expansion or compression of received or transmitted data using .mu.-LAW or A-LAW, as selected by the Receive Control Register or the Transmit Control Register.

Un microprocessore 1 è descritto che include un orificio di serie multicanale (MCSP) 120. MCSP 120 include i circuiti 300 della generazione di orologio e della generazione di sincronizzazione della struttura, i circuiti multicanali 310 di selezione ed i circuiti 320 di companding. I circuiti della generazione di orologio e della generazione di sincronizzazione della struttura sono configurabili per mezzo di un registro di controllo dell'orificio di serie SPCR e ricevono il registro di controllo RCR, un registro di controllo di trasmett XCR, un registro SRGR del generatore di tasso del campione ed il perno il registro di controllo PCR. I circuiti multicanali di selezione sono configurabili per mezzo di un registro multicanale MCR, una Manica di ricezione permette il registro RCER e una Manica di trasmett permette il registro XCER. I circuiti 320 di companding effettuano l'espansione o la compressione facoltativa dei dati ricevuti o trasmessi usando la mu.-Legge o A-LAW, come selezionato dal registro di controllo di ricezione o dal registro di controllo di trasmett.